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  • 焦點大圖-集成電路創新聯盟
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    第三屆國際先進光刻技術研討會在南京開幕

    2019-10-21   光刻人的世界

      10月17日,第三屆國際先進光刻技術研討會在南京開幕,會議由集成電路產業技術創新聯盟和中國光學學會主辦,中國科學院微電子研究所、南京市浦口高新區和南京市浦口區科學技術局承辦,南京誠芯集成電路技術研究院協辦,IEEE南京分會提供技術支持。本次會議由中芯國際(SMIC)、長江存儲(YMTC)、華虹集團、Mentor、Photronics、KLA、ASML、TEL、ZEISS、JSR、Synopsys、上海微電子裝備(集團)股份有限公司(SMEE)、ASML Brion、積塔半導體、Cymer、南大光電(Nata)、沈陽芯源等國內外企業提供贊助。來自中國、美國、德國、日本等世界各地眾多名企、廠商、科研機構、高校的共計400余名技術專家和學者參加了本屆大會。
          會議開始,大會主席、集成電路產業技術創新聯盟理事長、科技部原副部長曹健林研究員,國家科技重大專項電子信息領域監督評估組組長、國家外國專家局原局長馬俊如研究員,大會副主席、中國科學院微電子研究所所長、國家02科技重大專項技術總師葉甜春研究員,南京市浦口區區委副書記、區長曹海連,中國光學學會秘書長、浙江大學光電工程研究所所長劉旭教授,以及IEEE 終身會士、ALITECS公司資深經理Shinji Okazaki分別致辭。大會秘書長、中科院微電子研究所計算光刻研發中心主任韋亞一研究員主持開幕式。

           按照大會安排,在這兩天的時間里,來自Intel、IBM、Mentor等公司的專家作特邀報告,深入分析光刻領域先進節點最新的技術手段和解決方案,內容豐富,包含先進節點的計算光刻技術、SMO、DTCO、EUV、DSA、Deep Learning、設備、材料等。

           據悉,作為國內首個國際高端光刻技術研討會,已連續舉辦兩屆,本屆大會延續了往屆的高規格和高水準,已成為共享國內外先進光刻技術研發成果,促進我國集成電路制造技術研發與應用,開展合作與交流的高端峰會。

      以下是會議詳細內容:

      

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      ▲大會主席、集成電路產業技術創新聯盟理事長、科技部原副部長曹健林研究員致開幕詞

      

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      ▲國家科技重大專項電子信息領域監督評估組組長、國家外國專家局原局長馬俊如研究員致開幕詞

      

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     ▲大會副主席、中國科學院微電子研究所所長、國家02科技重大專項技術總師葉甜春研究員致開幕詞

      

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      ▲南京市浦口區區委副書記、區長曹海連致開幕詞

      

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      ▲中國光學學會秘書長、浙江大學光電工程研究所所長劉旭教授致開幕詞

      

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      ▲IEEE 終身會士、ALITECS公司資深經理Shinji Okazaki致開幕詞

      

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      ▲大會秘書長、中科院微電子研究所計算光刻研發中心主任韋亞一研究員主持開幕式


    以下是會議報告內容:

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      來自Lawrence BerkeleyNational Lab的PatrickNaulleau的報告介紹了極紫外(EUV)光刻現在在7納米節點及其以后的大規模生產中的應用。憑借所使用的大量0.33數值孔徑(NA)工具,EUV已證明其在技術上的強大,但是其可用性仍然是將EUV投入批量生產的門檻。在研發方面,EUV的研究現在大部分轉移到了高數值孔徑(NA≥0.5)的EUV技術。此次演講中,介紹了EUV光刻概述其發展現狀并詳細描述該技術發展中所面臨的主要挑戰。最后,重點介紹了針對這些新興挑戰的所采取的的新研究設施和行動。

          來自TechInsights的Jeongdong Choe介紹了所有主要的NAND制造商都在爭相增加垂直3D NAND的數量,他們都推出了自己的9XL 3D NAND器件。與上一代3D NAND 64L和72L相比,產生了很多變化。此外,3D設計之間也存在差異。三星采用其獨特的單垂直通道孔(VCH)蝕刻技術,并通過其92L V-NAND技術推出了256 Gb芯片和512 Gb芯片。東芝/ WDC將NAND串架構從單堆棧(64L)更改為雙堆棧(48L + 48L),并且還采用了兩步金屬接觸(MC)蝕刻工藝。目前,堆疊的垂直門總數已超過一百個,在智能手機上的使用也發生了從只使用2DNAND,到2D和3D NAND的結合,最后到現在如三星galaxy和蘋果iPhone只具有3D NAND的轉變,報告討論了當前和未來的3D NAND架構,流程和設計,包括技術創新和存在的問題。

           來自ASML Netherlands BV的Jo Finders報告指出,隨著第五代NXE:3400的推出,ASML將EUV光刻技術引入了7納米邏輯節點的大批量生產中。從最新的NXE:3400系統獲得的光刻性能結果,數值孔徑(NA)為0.33,光瞳填充率(PFR)為0.2,吞吐能力大于每小時125個晶圓。光刻膠工藝的進步將在未來推動更小的臨界尺寸和更低的k1系數,先進的EUV標線可以增強對比度以實現低k1成像。另外,EUV使用的最佳掩模板類型取決于應用范疇。我們在衍射水平上對這些掩模進行了廣泛的研究,分析了其在EUV中的適用性。

           來自Tokyo Electron Limited的Hiromitsu Maejima(右下)報告顯示在過去的十年中,多重投影技術被引入以協助光刻實現半導體器件的不斷縮小。如今,EUV作為下一代光刻技術引入,成為繼續保持器件縮減的候選技術。與此同時,針對最近的高生產率機器,工藝穩定性和機器質量是提高投資回報率的重點領域。勻膠機/顯影系統(Coater/Developer System)的幾個關鍵挑戰是改善CDU控制,改善圖案塌陷裕度以及EUV高產量解決方案中的缺陷減少。為了應對這些挑戰,需要通過分析蝕刻后性能預算來持續改進硬件和工藝。另一個主要挑戰是改善機器狀態管理。為了應對這一挑戰,需要增強晶片狀態監控和日志數據分析。在本演講中,作者將闡述最新的勻膠/顯影工藝技術以及勻膠/ 顯影系統的最新開發方向。

      

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      來自Canon的Keita Sakai的報告指出納米壓印光刻(Nanoimprintlithography, NIL)制造設備使用了一種圖形化技術,通過噴射技術在基板上沉積低黏度抗蝕劑并將其曝光。首先圖形掩模被放入到液態的光刻膠中,由于毛細作用液體會迅速填充到掩模中的縫隙。液體填充后,光刻膠在紫外線輻射下交聯固化,然后去除掩模,從而在基板上留下圖形化后的光刻膠。與投影光刻設備相比,該技術能夠忠實地再現更高分辨率和均勻性的圖形。此外,由于該技術不需要大口徑透鏡陣列和昂貴光源,因此納米壓印設備實現了更簡單,更緊湊的設計,可將多個單元組合在一起以提高生產率。本工作改進了納米壓印設備中的對準系統以及高階畸變校正(High Order Distortion Correction, HODC)系統,使測試晶圓和器件晶圓都具有更好的抗畸變和對準效果。此外還討論了圖案的化屬性和成本。納米壓印光刻技術的分辨率和線寬粗糙度不受傳統投影光刻方法的限制。由于納米壓印光刻技術采用單步圖案化方法,因此與ArF浸沒式光刻法相比,工藝成本大大降低??傮w而言,納米壓印光刻技術目前實現了28%的成本優勢,但是隨著掩模壽命的不斷提高,其成本優勢變得更加顯著。

           來自Mentor的Liang Cao報告中指出,隨著步入7納米以下技術節點,半導體制造領域面臨著更多挑戰。對于半導體代工廠而言,工藝成功取決于其控制設計制造工藝窗口(design-manufacturingprocess window)的能力。它們不僅具有最大化工藝窗口的能力,還可以對壞點進行防范、檢測、評估和修復,并能夠在最快的時間內完成以上任務。但是,對現有設計制造工具繼續進行緩慢而逐步的改善已經不足以應對上述挑戰。設計工程師和工藝工程師對集成電路制造軟件的精度和速度提出了更高的要求。與之對應的改進正在以機器學習的形式出現。機器學習技術帶來了超越傳統計算方式的新機遇。軟件開發方面的最新進展使機器學習技術更易于解決工程和科學領域的問題。計算光刻技術也從這一發展中受益。通過應用機器學習來提出更好的解決方案。我們可以加快流片后的流程,減少循環周期,并更快,更準確地找到光刻壞點。此演講討論了從IC設計到制造過程中從Caliber平臺構建的機器學習功能和應用,包括正在解決的問題,他們采用的解決方案,以及行業如何應用這些流程并實現收益。

           來自Brion的Chris Spence的報告指出iPhone處理器技術的最新歷史表明,集成電路技術的發展趨勢是更先進的工藝節點,更小的特征尺寸和不斷增長的晶體管密度。在消費者看來,這似乎是不可避免的趨勢,但這種觀點掩蓋了半導體制造商及其供應商的辛勤工作。這項不懈的技術開發中一個特別的關鍵點是創建長期的技術路線圖,路線圖列出了5-10年內的對工具和工藝的要求。其中可能最著名的版本是ITRS路線圖。這些路線圖的真正價值在于明確了滿足這些目標所需的具有挑戰性的性能規范,因為這將驅動各種極具創造性的解決方案,這些解決方案可能需要對工具或流程進行完全的重新設計。在本次演講中,ChrisSpence以個人經驗為例,討論了OPC模型的準確性:它是圖形化技術精度的主要貢獻者之一。他提供一個路線圖,說明了工藝建模和圖形校正所需的極高精度,以及此路線圖的詳細細分如何推動跨學科的解決方案:工藝仿真,計量,掩模制作和機器學習等。

           自Synopsys的Xiangyu Zhou紹了對于幾乎所有器件類型(存儲器,邏輯器件,CMOS圖像傳感器等)而言,注入層在制造先進技術節點時都面臨著特殊的挑戰,因為襯底的形貌效應會在常規的光刻圖案化中引起明顯的邊緣放置錯誤。在本文提出的流程中,他們正在使用嚴格的工藝仿真來準確建模和表征與圖形拓撲相關的工藝影響,并部署經過制造驗證的掩模校正引擎以有效補償晶圓上的圖案位移。展示了如何通過TCAD器件仿真擴展流程,使仿真結果不僅可以用于優化晶圓圖形,而且還可以優化器件電氣性能,從而實現全面的器件工藝聯合優化(device-technology-co-optimization,DTCO)的解決方案。

      

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      來自YMTC的Zhiyang Song的報告提出了一種基于圖像的OPC建模方法。該方法直接處理CD-SEM圖像,而不是從SEM工具中提取測量信息。這個方法主要包括3個階段:基于OPC目標GDS的圖像匹配與清洗、黃金測量與處理圖像的CD匹配、提取輪廓的測量信息。這種方法有三個優點。首先,它將最大限度地減少在不同圖形之間負面影響的計量。其次,可以用它代替經驗建立圖像審查標準,從而降低OPC數據清理和SEM圖像審查的成本。第三,它比傳統的測量方法能更容易地提取出更多的量表,充分地提取和利用掃描電鏡圖像的信息。本文將演示一些演示案例,并介紹和討論進一步的用法。

           來自HLMC的Bin Zhao的報告介紹了根據rayleigh方程,Resolution = k1/,38nm半周期達到浸沒式ArF的極限。在這種極端條件下,光刻工藝的發展和大規模生產面臨著諸多挑戰,本文就這兩個主要問題進行了探討。第一部分,工藝發展:介紹了照明ID的選擇、膠片疊層的形成、版圖的優化、OCL標記的設計,并對一些分割結果進行了比較,采用PWQ方法對薄弱環節進行了檢查,對工藝窗口進行了評價。第二部分,量產:工藝窗口驗證和變化控制,討論了兩種工藝變化情況:晶圓局部離焦和OVL特殊映射。

           來自Shanghai IC R&DCenter的WeiYuan為大家介紹了在1x節點及以下的孔層OPC解決方案中,一種準確和魯棒的SRAF插入方法是必不可少的。CTM(Continuous TransmissionMask)技術是一種新的迭代生成地圖的方法,可以提取和放置比傳統SRAF制導地圖(SGM)精度更高的SRAF。然而,迭代計算會導致更長的運行時間,使得CTM在全芯片OPC中不實用。介紹了一種利用深卷積神經網絡、(DCNN)技術生成CTM相關地圖的新方法,該方法在保證運行成本的前提下,用戶可以從CTM技術的高精度中獲益。將這種機器學習技術應用于全芯片OPC中,實現SRAF的精確定位。通過比較晶圓數據,可以得出結論:機器學習SRAF提供了與CTM SRAF幾乎相同的PV波段分布以及相同的處理窗口。在運行時,機器學習SRAF的速度比CTM快8倍,僅比SGM慢30%,是一種實用的全芯片解決方案。

      

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      來自Photronics的Henry Kamberian做了精彩的報告。在過去的幾年里,業界在推進EUVL技術方面取得了重大進展,使其完全應用于7nm節點生產。然而,第一代EUV掩模的基礎材料和設備仍然面臨著巨大的挑戰,掩模blank、圖形技術、缺陷檢測和修復以及缺陷的可印刷性是高產器件制造關鍵路徑中最重要的因素之一。從本質上講,掩模集成變得至關重要,因為晶圓光刻的邊緣很緊,圖形的變化有些不可預測,因此需要在掩模和晶圓之間達到新的集成水平。為此,我們必須研究并充分描述掩模圖形、圖形保真度及其變化,以確定對晶圓曝光和加工窗口的影響。在本次演講中,重點討論掩模圖案的特性和圖案保真度,以應對5nm及以上節點的復雜掩模設計挑戰。我們將使用強調二維模式特征的掩模特征化方法進行深入分析。 

           來自Zeiss的Rolf Seltmann介紹了一種能夠預防整體工藝偏移(overall excursion)、提高芯片性能的掩模調優方法。對于先進的半導體制造商而言,光刻和總體圖案形成過程中的工藝控制至關重要。芯片良率取決于多種工藝的參數,需要引入復雜的在線測量。在整體光刻概念中,測量是通過仿真數據和真實曝光過程中光刻機收集到的在線數據來完成的。此外,還可以添加離線數據。由于焦距、劑量等輸入參數存在較大偏差,測量算法需要在模擬中找到最薄弱的工藝環節。報告所介紹的預防工藝偏移(excursionprevention)方法致力于盡可能縮小關鍵輸入參數的分布。并將這一概念應用于掩模調優,校正掩模CD,并最終改善場內的CD均勻性(intra-field CDU)。

           來自Gigaphoton的Tommy Oga介紹了下一代ArF光源 “GT65A”。ArF浸沒式光刻是一項具有前景的光刻技術,能夠滿足嚴格的工藝控制要求,同時提供高效的產率。下一代光源的研發目標是能進一步提高芯片的產量、滿足可制造性。報告介紹了最新的線寬壓窄模塊(linenarrowing module,LNM),該模塊能夠減少光學元件和機械部件在激光照射期間的熱效應。此外,LNM中的新型光學設計使其的使用壽命從60 Bpls延長到110 Bpls。因此,GT65A能夠最大程度地提高提高生產效率,為芯片制造商提供最佳的運營成本。

           來自ASML的Will Conley介紹了一種通過選擇來自ArF光源的波長來提升DoF值的“多焦成像”技術(multi-focal imaging, MFI)。MFI技術能夠針對特定的DoF需求進行調整,以確定所需的波長分離量。該技術創建了兩個焦面位置。通過可開啟/關閉的波長“抖動(dithering)”方法,從而消除任何潛在的光刻機對準問題。使用固定光源和掩模進行初步仿真模擬,結果表明,DoF值隨波長分離得到提升。在晶圓上的單次曝光數據也已證實了DoF的改進。

      

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      來自上海集成電路研發中心的Qiang Wu做了有關5nm邏輯節點的光刻工藝設計的報告。該團隊基于嚴格耦合波算法、阿貝成像模型、和EUV隨機效應模型,自主開發了空間像仿真工具,并利用該仿真工具對典型的金屬光刻工藝參數進行了優化。該團隊與IMEC進行合作,利用來自數種光刻膠的晶圓曝光數據對仿真模型進行了校準。仿真結果表明,若想獲得接近100%的成像對比度(對應31.4%的EL),意味著需要將最小pitch放寬到41nm以上(0.33NA的常規成像極限)。此外,由于EUV的數值孔徑相比DUV較小,像差將會引起更明顯的圖形誤差,為了滿足2.5nm的總套刻誤差,需要將像差引起的偏移保持在0.7-1nm以下。報告還討論了EUV光刻中的掩模陰影效果,以及掩模三維散射效應。 

           來自中國科學院微電子研究所的Lisong Dong的報告主要展示光刻是集成電路(IC)制造的關鍵工藝。光學光刻系統使用光作為寫入介質,將IC布局圖案從掩模轉移到晶圓上。根據瑞利準則,由最小可分辨關鍵尺寸(CD)表示的光刻分辨率與光照波長成正比。近來,具有13.5nm波長的極紫外(EUV)光刻技術已經開發成功,它被視為是5nm及以后技術節點半導體器件制造的最有前途的技術。迄今為止,幾家領先的IC制造商已宣布開始在大批量制造工藝中應用EUV光刻。在高級光刻技術節點中使用EUV光刻已成為主流趨勢。中國科學院微電子研究所關于EUV光刻的許多優化工作,包括使用基于學習框架的光源優化(SO),使用Proteus Workbench進行的光源掩模協同優化以及掩模優化。EUV-SO根據光源圖形的稀疏先驗公式轉化為l1-norm重構問題。評價函數基于嚴格的成像模型建立,以考慮EUV光刻中的特征效應。根據7nm節點的規則,多晶硅周期為42nm,最小金屬周期為32nm。使用Proteus Workbench設計測試圖形并完成SMO。最后討論了以上工作的仿真結果。

           來自于Hisilicon的 Yanxiang Liu演講中,設計工藝協同優化(DTCO)是在新技術節點的生命周期內進行技術定義,良率突破和產品提升的最關鍵考慮因素之一。與14nm節點中的7.5-track(7.5T)標準單元相比,12nm技術節點提供了一種低軌(low track)單元,可將面積減少多達20%。報告討論了在固定單元高度下,緊密周期單向金屬與相鄰雙向金屬之間的工藝窗口的再平衡。此外,借助在單元、塊以及全芯片水平上的光刻仿真預先定義了與圖案相關的壞點,并利用選擇性光學鄰近校正(OPC)優化來改善壞點的工藝窗口。最后,作為DTCO應用的示例,總結了標準單元版圖設計和優化、壞點檢測和驗證以及局部OPC提升和DFT實施的方法。

           來自上海華力集成電路股份有限公司的Wenzhan Zhou介紹了隨著IC制造進入20nm以下的技術節點,DFM變得越來越重要,以確保更高,更穩定的良率和更低的成本。但是,隨著成熟的技術節點(例如14nm/ 12nm)引入新設計的硬件(1980i等)和控制算法(Focus APC),開始和Tier-1晶圓企業競爭的后來的晶圓場(Tier-2/3companies)期望得到更高的工藝窗口和更小的工藝變化。隨著設備的提升,后來的公司可以再一次審視其DFM策略,以便弄清是否可以與設計人員共享改進的硬件/工藝/控制算法的好處。在報告中,使用了來自不同EDA供應商的OPC仿真工具,以查看通過光源掩碼優化(SMO)將硬件/工藝/控制算法改進的好處轉移到更為寬松的設計限制的可行性:1)更好的硬件:光刻機(更好的聚焦/曝光變化),CMP(intrafield topo),掩模CD變化(寬松的MEEF規格)等。2)新的工藝:從正向開發到負向開發。3)更好的控制方案:整體焦點反饋,反饋/前向對準控制,高階CD均勻性改善;硬件和工藝中的所有這些收益都可以轉移到更寬松的設計中,例如子設計規則結構工藝窗口(1D)和更小的E2E間隙(2D弱點)。

      

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      來自Mentor的Liang Cao指出設計優化在很大程度上依賴于工藝模型,這些工藝模型在物理上是嚴格的、經驗上靈活且簡單的。根據奧卡姆剃刀定律(Occam’srazor),如果可能的話,基于物理模型的工藝是首選。但是,隨著先進的IC設計和制造復雜性的急劇增加,簡單的設計規則更加不現實。相反,機器學習是一個真正的經驗模型,具有很高的準確性。演講描述了已被應用到多個應用領域的使用監督和無監督機器學習的機器學習平臺。這些應用包括壞點預測、機器學習OPC加速、重定目標、蝕刻建模以及設計/版圖分析。 

           來自Synopsys的Liang Zhu進行了關于SRAF的演講。亞分辨率輔助圖形已在光刻中得到廣泛認可。一般來說,在主要設計圖形周圍的光學臨近空間插入輔助圖形,會改變相應主要圖形的空間像強度剖面。優化輔助圖形的放置可使主要圖形獲得最佳或更好的圖像對比度,更好的成像分辨率和聚焦深度(DOF)。但是,最近的EUV光刻技術開發對邊緣放置錯誤和工藝窗口控制提出了嚴格的要求,從而導致輔助圖形變得越來越復雜。在這一領域,一維的輔助圖形已不能滿足如此嚴格的要求,而二維輔助圖形在半導體行業已成為必需。本文回顧了對不同2D輔助圖形類型的工藝窗口和邊緣放置錯誤的評價以及它們相關的運行時間和內存消耗。評價了各種類型的二維輔助圖形,包括45度斷開輔助圖形,45度連通輔助圖形,僅曼哈頓(Manhattan only)輔助圖形陣列等。生成輔助圖形首先需要使用光學模型作為參考,生成基于模型的輔助圖形規則表。然后,通過考慮輔助功能的尺寸和類型,將規則表分為不同的規則集。最后,將跨過程窗口的CD變化和邊緣放置錯誤評估為每個輔助功能規則集的成功標準。此外,提出了一種基于反演光刻技術(ILT)的方法來生成優化的規則表,因為ILT在低k1光刻條件下,在尋找最佳的圖形解以改善加工窗口、二維cd控制和分辨率方面具有相當大的優勢。在本文的最后,總結討論了如何使用諸如機器學習之類的前沿技術進一步優化輔助圖形的放置。

           來自上海集成電路研發中心的Yushu Yang報告了5nm EUV邏輯工藝流程的內容。5nm邏輯工藝是目前世界領先的晶圓廠正在開發或風險生產的前沿技術。在典型的5nm邏輯過程中,鰭片間距為22~27nm,接觸多晶間距(CPP)為48~55nm,最小金屬間距(MPP)為30~36nm。由于這些間距遠小于193nm浸沒式光刻的分辨率,這也是第一代大規模采用EUV光刻技術的光刻工藝,可以通過10層以上的單次曝光方法簡化工藝流程。持續不斷的推進給工藝集成帶來了巨大的挑戰,并將每個過程模塊推向物理和材料極限。因此,流程開發的成功在很大程度上取決于仔細權衡利弊,以實現性能和產量目標。本文討論了5nm邏輯工藝流程中關鍵工藝回路的不同工藝方法的優缺點,包括鰭片和金屬柵回路中的先切后切法、自對準接觸(SAC)與強對準接觸(BAC)法、自對準雙圖形法。低金屬工藝?;谝陨显u估,報告指出主要的流程挑戰,并根據流程需求,為模塊的流程開發提供建議。最后,考慮到刻蝕是半導體工藝中最重要的工藝模塊之一,報告提出采用切割-最后方法的翅片環刻蝕模塊技術規范(MTS),包括關鍵尺寸(CD)目標、CD均勻性、線寬粗糙度(LWR)和橫截面輪廓要求。

           來自上海集成電路研發中心的Yu Ding介紹了應用于5nm邏輯工藝流程的器件設計。集成電路制造商正在以各種形式采用FinFET技術,他們需要增加集成電路的密度,而避免使用過小的特征尺寸,以致器件性能下降。因此,FinFET晶體管技術使集成電路技術的發展繼續遵循摩爾定律。FinFET(鰭式場效應晶體管)是一種類型的非平面晶體管,或稱“三維”晶體管,可以是一個多柵器件,在一個基板上建造一個最大型的結構,在該基板上,柵位于兩個、三個或四個側面的溝道或在溝道周圍,形成一個雙柵結構。除了FinFET器件,納米片器件也很受歡迎。由于FinFET工藝相對成熟,器件物理知識豐富,在5nm技術節點上仍然很受歡迎。目前,大多數5nmFinFET工藝技術都應用于移動和高性能計算應用。本文提出了一種基于5nm邏輯設計規則的高性能FinFET結構,該結構在工藝開發和維護方面面臨著諸多挑戰。為了實現對7nm器件15%的速度增益或25%的功耗降低這一具有挑戰性的器件性能目標,報告研究了工藝性能和可變性。在前端工藝集成方案中,EUV光刻和高級蝕刻工藝將用于鰭形成、柵極圖案化和溝槽接觸形成。報告展示了模擬設備性能,如閾值電壓、飽和漏電流、亞閾值斜率、漏引入勢壘降低…這是基于首選的設備架構,并將通過從模擬結果中進行過程敏感性檢查,提供關鍵維度和推薦主要性能優化方向。并簡要介紹了電阻和電容的提取方法,以期對器件有一個很好的認識。

      

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      來自KLA的Kevin Huang展望了未來圖形轉移工藝面臨的挑戰:隨著半導體器件在本質上變得越來越三維,圖形控制不再局限于x-y平面。傾斜、剖面、形貌、晶圓形狀、薄膜厚度等參數在z方向的變化成為影響器件性能和成品率的關鍵限制因素。光刻、沉積和蝕刻工藝之間日益緊密的集成是先進3D圖案化的關鍵因素,需要模塊內和模塊間的優化。一個開放的架構、集中的工廠級數據倉庫和分析平臺,集成了所有工藝步驟的計量、檢驗和工藝數據,對于從源頭快速識別和控制圖形變化至關重要。報告介紹一些由KLA提供的范例,強調測量,分析和控制解決方案,以應對3D模式時代的挑戰。 

           來自Ancchor Semiconductor的Abhishek Vikram報告了更有效的圖形缺陷檢測和計量方式。先進半導體器件的制造涉及數百個工藝步驟,并非所有相關工藝都表現出理想的性能,但它們需在容忍誤差范圍內執行。由于后續工藝的相互作用,即使是輕微的邊緣工藝也可能導致下面任何工藝步驟的失敗。因此,如果在該工藝的早期出現任何圖形缺陷,則后續步驟中進行的所有工作都可能導致操作時間和資源的浪費。在半導體制造中,任何一種先進的制造設施都會受到這種圖形變化的影響。該報告提供了使用圖形中心的良率管理器和圖形監視器解決方案來建立更有效的圖形缺陷檢測和度量的方法,該方法使用了基于圖形的全芯片版圖分析,并使用大數據信息來監控整個晶圓工藝參數,其不需要任何其它數據收集,而是使用現有的度量和檢測數據來檢測和監視圖形變化。

           來自長江存儲的Andrew Zhang報告了3D NAND閃存技術研發和制造中的計量挑戰·。3D NAND技術的研發和制造面臨著縮小的器件的許多挑戰,而計量技術在每一輪中都面臨著更大的困難。與平面NAND不同,3D NAND具有高縱橫比的三維垂直結構。顯然,自上而下的圖像不足以進行工藝控制,相反,內部結構控制變得比以前重要得多,例如,通道孔輪廓。此外,多層,特殊材料和YMTC獨特的X-Tacking技術還帶來了其它計量挑戰:高晶圓彎曲度,應力感應套刻誤差,不透明薄膜測量。技術研發可以采用某些破壞性方法,而制造只能使用非破壞性的方法。這些推動了一些新的計量學發展,包括X射線,質譜和中紅外光譜。隨著3D NAND供應商轉向150層以上的設備,現有的計量工具將被推向極限,因此,計量必須創新。

           來自長江存儲的Xiaoye Ding報告了高性能3D NAND 通孔碟形測量的白光干涉解決方案。在傳統的3D NAND設計中,外圍電路約占芯片面積的20-30%,這降低了閃存的存儲密度。隨著3DNAND技術堆疊到128層或更高的層數,外圍電路可能占芯片總面積的50%以上。相比之下,XtackingTM技術將陣列和邏輯部件布置在兩個不同的晶圓上,并通過鍵合工藝將存儲陣列連接到邏輯電路,以實現前所未有的高存儲密度和高I / O速度。因此,通過深度監控以確保陣列邏輯連接的可靠性變得越來越重要。目前,AFM(原子力顯微鏡)是通孔深度監控的主要方法。AFM具有較高的精度,然而,低產能限制了其在批量生產中的使用,特別是當要填充的通孔金屬被自然氧化時。為了滿足批量生產的需求,研發了一種WLI(白光干涉)計量方法來監控通孔深度。WLI技術有兩個主要的限制,透明薄膜的影響和衍射極限。該工作中,說明了具有超高精度碟形測量的工程解決方案。

      

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      來自JSR的Takanori Kawakami分享了面向5nm及以上節點的先進光刻材料現狀。先進的器件制造需要高性能的光刻膠,如使用小的圖形將圖形從光刻膠轉移到襯底上實現圖形的轉移。光刻技術正在將極紫外(EUV)運用到設備制造的過程中。EUV光刻技術目前處于第一代大批量生產階段。單次曝光時,其所需的圖形尺寸不超過20nm半周期,這就是為什么圖形轉移是另一個難題。下一代EUV光刻需要進一步提高光刻膠性能,例如分辨率,靈敏度和圖形粗糙度。因此,深入了解5nm及以上的光子和材料的隨機效應是非常重要的。另外,有各種各樣的旋涂底層可以蝕刻襯底。 因此,旋涂下層材料在未來的光刻膠相容性,反射率控制,平面化和蝕刻性能方面變得很重要。JSR研發了先進的光刻膠和旋涂材料。在報告中,JSR展示了材料研發狀況和性能以及潛在的基本特性,設計概念等。 

           來自瑞士保羅謝爾研究所的Dimitrios Kazazis博士介紹了用于高分辨率圖形技術和光刻膠測試的極紫外線干涉光刻。深紫外線(DUV)浸沒式光刻技術是目前用于半導體大批量生產(HVM)的光刻技術,由于受到使用的相對較大波長的限制,已達到其分辨率極限。13.5nm波長的極紫外(EUV)光刻技術是在7 nm及小技術節點上用于大批量生產的下一代光刻技術。在PaulScherrer研究所(PSI)的瑞士光源(SLS),報告在運行EUV干涉光刻(EUV-IL)平臺上,該平臺已成為學術和工業研究的強大工具。EUV-IL已成為一種有前途的納米光刻方法,將干涉光刻的簡單性與EUV光的短波長優勢相結合。因此,EUV-IL是用于以高分辨率和高產量進行周期性圖形技術化的并行制造工藝。與其他納米圖案技術相比,EUV-IL具有其他優勢,例如,沒有鄰近效應,由于曝光時間短而對漂移不敏感以及對襯底充電不敏感,從而可以使用任何類型的襯底材料。因此,PSI的EUV-IL平臺是光刻領域的世界領先工具,分辨率低至6nm半間距。該裝置已用于多種應用中,例如等離激元結構(plasmonic structures),聚合物接枝(polymer grafting),納米催化(nanocatalysis)和模板化組裝(templated assembly)。

           來自PiBond Oy的Vincent Chen介紹了用于先進和新型半導體制造工藝的硅基材料?;瘜W放大有機光刻膠(CAR)已經在該行業使用了很多年。隨著行業步入最后的鰭式場效應晶體管(FinFET)工藝節點,由于分辨率和線粗糙度的限制,在未來的極紫外線光刻(EUVL)圖形技術中,可能更換這些材料。因此,無機材料已被認為是EUVL中有機CAR的可行替代品,并且近年來受到越來越多的關注。對用于高分辨率EUVL圖案化的新型材料解決方案的需求,已導致可感知光刻堆疊的方式發生了重大變化?;趯π虏牧虾托鹿に嚨男枨?,PiBond研發了新型的硅基EUVL光刻膠,并將材料技術擴展到其他光刻波長,因為使用無機光刻膠材料可提供提高產量和整體工藝。圖1已經證明了合理劑量的高分辨率圖案。近期將討論和總結基于硅的光刻膠材料以及光刻堆疊研發領域的最新成就。

           來自江蘇漢拓公司的Huayong Hu報告了光刻膠產品的研發。先進的光刻膠產品對于IC制造至關重要。在本次演講中,報告介紹了研發團隊的最新進展。第一個示例是覆蓋12至16μm的超厚KrF(248nm)光刻膠,這對于制造3D NAND存儲設備至關重要。在保持良好的耐蝕刻性的同時,成功解決了幾個關鍵問題,例如高紫外線吸收率,較差的附著力和膜破裂。在ArF領域,已成功展示了在實驗室中達到180nm間距(線/間距和接觸孔)的能力。報告還提供一系列電子束光刻膠產品,從傳統的正性PMMA到含負性Si的電子束光刻膠,分辨率高達10-15 nm。報告介紹的化學放大型電子束光刻膠(正負)均具有50nm或更小的分辨率。除了用于IC前端應用的光刻膠,還研發了覆蓋20-110 um厚度的晶圓級封裝負性光刻膠??傊?,已經研發出25種用于IC和封裝應用的光刻膠產品,旨在成長為中國IC行業主要的自主研發光刻膠供應商。

      

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      來自中科院長春應用化學研究所的Shengxiang Ji介紹了化學圖案上的10納米以下圖形技術的高X嵌段共聚物定向自組裝。嵌段共聚物(BCPs)在化學版圖上的直接自組裝(DSA)具有嵌段共聚物自組裝和常規光刻的優點。BCP材料的DSA可以在大面積上形成周期性,完美配準(registered)和有序的納米結構。聚(苯乙烯-甲基丙烯酸甲酯-b-甲基丙烯酸甲酯)(PS-b-PMMA)可能是研究最深入的BCP材料,因為PS和PMMA嵌段具有幾乎相同的表面能(g),并且在熱退火條件下在自由表面上表現出非優先潤濕性條件。這種特殊的性能允許在熱處理下在基板上形成垂直取向的疇,這對于BCP光刻至關重要。然而,PS-b-PMMA固有的相對較小的Flory-Huggins相互作用參數(χ)將最小的可訪問域周期(L0)限制為~22 nm,而通常要求低于10 nm的特征,即L0 < 20 nm用于下一代光刻。在本次演講中,報告介紹了在三種高χBCPs的設計,合成和DSA方面的最新工作:PS-b-PLA,PS-b-PLGA和PS-b-PMA。這些BCPs具有比PS-b-PMMA高得多的χ,可實現的最小的L0,即L0 <15 nm。 

           中國科學院重慶綠色智能技術研究所所長王德強研究員作《氦離子顯微鏡制造2D/ 3D納米孔對DNA測序的技術》,王所長介紹了一種可擴展的方法來制造高質量的石墨烯納米孔,并使用氦離子顯微鏡(HIM)進行生物分子檢測的理論。HIM銑削在精確控制圖形尺寸和形狀方面顯示出巨大優勢,并且可能允許以晶片規模潛在地生產納米孔。與諸如透射電子顯微鏡之類的固態納米孔制造技術相比,HIM速度更快,在數分鐘內就可完成從直徑5到30 nm的不同尺寸納米孔的制作。此外,王所長還介紹了石墨烯納米孔形成的暴露時間依賴性:孔擴展的速率與暴露時間不是簡單的線性關系,而是在短暴露時間下快速膨脹,而在長暴露時間下緩慢的現象。

           復旦大學高分子系鄧海教授作《先進光刻高分辨掩模材料的發展》的主題報告。鄧海教授介紹了DSA高分辨率、低成本和退火時間短的特性,通過開發新的DSA光刻材料可以彌補國內光刻膠領域的短板。鄧海教授還介紹了一系列用于DSA的含氟BCP,這些BCP的最佳半間距為5 nm或更小,表現出介于0.2到0.6的高c值,并且SAXS顯示的分辨率高達4nm,在80℃下的熱退火時間只有1分鐘。

           湖南大學的段輝高教授作《用于多尺度圖案化的刻蝕和剝離(Sketchand Peel)光刻》的主題報告。段教授分享了一種獨特的多尺度構圖工藝,稱為“Sketchand Peel”光刻。該工藝基于電子或離子束光刻,但與傳統工藝相比,它在多尺度特征方面具有更高的圖案通量和更高的分辨率。段教授還分享了將這種獨特的過程在轉移印刷以及柔性和可拉伸設備上的應用。

      

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      來自上海高等研究院的吳顏青研究員報告介紹了軟X射線干涉光刻(XIL)具有高分辨率,清晰的空間像,高通量和大面積的特點。SSRF-XIL光束線的X射線具有良好的空間相干性,并且在實際條件下可以實現完整的空間相干性,X射線干涉光刻技術已被用于EUV光致抗蝕劑測試和納米周期結構的制造。吳教授還介紹了SSRF-XIL站開發的新的XIL方法,例如高長寬比和大面積拼接XIL技術,寬帶talbot效應并行直接寫入等技術。

           來自Paul Scherrer Institute的Xiaolong Wang 指出EUV光刻技術(EUV-IL)已成功用于光刻膠性能測試[1-3]. EUV-IL基于兩個或多個13.5 nm波長的EUV衍射光束的干涉。一般使用兩個周期為 Pg 的平行衍射光柵,兩束一級衍射光在光刻膠涂層襯底表面發生干涉。盡管EUV-IL技術的理論分辨率極限為3.4 nm,但目前它受到高分辨率衍射光柵的限制,只能達到6 nm half-pitch(HP)的記錄分辨率(record resolution),并提出了一種新的EUV-IL方案,其目標是將分辨率降低到8 nm。其設計的新型的衍射光柵用二階衍射光代替一階衍射光產生干涉圖樣,更易于制造。由于二階衍射效率低,提出了一種新的方法來提高其衍射效率,使用原子層沉積(ALD),在 HSQ 光柵的頂部沉積一層氧化鉿(HfO2)。

           來自中國科學院化學研究所的Meng Su提出了一種3D液體自成型(self-shaping)方法,用于快速制備材料并精確實現微納米尺度的結構。兩個不同的量子點實現的3D架構有無干涉的光學特性,且特征分辨率低于3μm。三原色熒光納米粒子也可以通過連續印刷結合在一起,并保持其各自的光致發光效率(5%差異)。黃色、紅色、青色及白色均有清晰的交界面,以減少光學串擾效應??梢酝ㄟ^柱狀硅模板誘導印刷組裝納米顆粒曲線,集成為柔性傳感器,實現對人臉復雜表情的識別。不同的襯底上的某些節點之間會自發地形成最佳互連線,使電磁干擾降低65.9%。因此,在多功能光電子器件中,可以操縱液滴實現納米材料的自組裝。

      以下是會議精彩瞬間:

      

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